کاهش توان در مبدل آنالوگ به دیجیتال فلش پر سرعت

مبدلهای آنالوگ به دیجیتال فلش عمدتا در کاربردهایی با سرعت نمونه برداری بسیار زیاد اما تعداد بیت کم از قبیل رادیوهای با پهنای باند وسیع مورد استفاده قرار می گیرند. یکی از مهمترین محدودیتها در افزایش تعداد بیت در این مبدلها، افزایش سرسام آور توان مصرفی است که به صورت نمایی با افزایش تعداد بیت مبدل افزایش می یابد. در این پایان نامه تلاش شده است با اصلاح ساختار مقایسه کننده توان مصرفی آن کاهش یابد. در گام نخست ساختاری پیشنهاد شده است که مقدار نویز برگشتی مقایسه کننده را کاهش می دهد بدون آنکه توان مصرفی را افزایش دهد. اما نوآوری اصلی این پایان نامه به این ایده مربوط می شود که می توان در هر مقایسه کننده مدار پیش تقویت کننده را بلافاصله بعد از تعیین خروجیها با استفاده از دریچه های منطقی مناسب خاموش کرد. از آنجا که اختلاف یک سیگنال ورودی دلخواه با اغلب سطوح مرجع مقایسه شونده زیاد است، بیشتر خروجی های مقایسه کننده ها خیلی زودتر از پایان دوره ی تناوب سیگنال ساعت آماده هستند و این ایده می تواند منجر به ذخیره توان مصرفی در حدود 40% در کل مبدل نسبت به یک مبدل آنالوگ به دیجیتال فلش متداول بشود. برای آنکه موثر بودن این ایده ها نشان داده شود یک مبدل آنالوگ به دیجیتال فلش با مشخصات 6 بیت gs/s 1 در تکنولوژی cmos tsms 0.18 um و ولتاژ تغذیه 1.8 ولت طراحی و شبیه سازی شده است. توان مصرفی مبدل برابر با 20.2 میلی وات و مقدار thd در فرکانس ورودی mhz 200 برابر با db 32- می باشد.